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納米CMOS電路和物理設計

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《納米CMOS電路和物理設計》內容簡介：新技術的快速發展與納米級縮小的挑戰正促使原先相互分離的電路設計、工藝技術、器件物理和物理實現組合在一起形成一門學科。深刻地理解器件、互連和組裝方面包含的物理限制對設計電路系統和器件以及做出合理的技術決定都是非常重要的。《納米CMOS電路和物理設計》一書將納米工藝、器件可製造性、先進電路設計和相關物理實現整合到一起，形成了一套先進的半導體技術。這本內容廣泛的書探討了器件和工藝的新發展，提供了設計考慮，重點關注了技術與設計的相互影響，如信號完整性和互連：並且描述了可製造性設計和波動性的影響。重要的主題包括： 納米CMOS工藝縮小問題及其 對設計的影響 亞波長光刻 運行問題的物理與理論以及 解決方案 可製造性設計和波動性 《納米COMS電路和物理設計》對集成電路設計者和該領域的專業人員是一本非常有用的書.給他們提供了實際的設計方案和方法。

圖書信息

書名: 納米CMOS電路和物理設計

作者：（美）BAN P?WONGANURAG MITTAL YU CAOGREG STARR著 辛維平 等譯

出版社：機械工業出版社

ISBN: 978-7-111-33083-7

出版日期：201104

定價: ￥98.00

內容簡介

本書將納米工藝、器件可製造性、先進電路設計和相關物理實現等內容整合到一起，形成了一套先進的半導體技術，探討了器件和工藝的新發展，提供了設計考慮，重點關注了技術與設計的相互影響，並且描述了可製造性設計和波動性的影響。重要的主題包括納米CMOS工藝縮小問題及其對設計的影響；亞波長光刻；運行問題的物理與理論以及解決方案；可製造性設計和波動性。

本書適合集成電路設計者和該領域的專業人員閱讀。

目錄

原書序

原書前言

第1章納米CMOS的縮小問題及內涵1

1?1納米CMOS時代的設計方法1

1?2使得性能改善得到延續所必需的創新3

1?3sub?100nm縮小的挑戰和亞波長光刻綜述5

1?3?1後道工藝的挑戰（金屬化）5

1?3?2前道工藝的挑戰（晶體管）10

1?4工藝控制和可靠性13

1?5光刻問題和掩膜數據爆炸14

1?6新型的電路和物理設計工程師15

1?7建模的挑戰16

1?8變革設計方法的需要17

1?9總結19

參考文獻19

第2章CMOS器件與工藝技術22

2?1前道工序的設備要求22

2?1?1技術背景22

2?1?2柵介質的縮小24

2?1?3應變工程28

2?1?4快速熱處理技術30

2?2在CMOS尺寸縮小中與前道工序相關的器件問題36

2?2?1CMOS縮小的挑戰36

2?2?2量子效應模型38

2?2?3多晶硅柵耗盡效應40

2?2?4金屬柵電極42

2?2?5柵直接隧穿泄漏電流43

2?2?6寄生電容45

2?2?7需要關注的可靠性問題48

2?3後道工序互連線技術50

2?3?1互連縮放51

2?3?2銅互連技術52

2?3?3低k介質的挑戰54

2?3?4未來的全局互連技術55

參考文獻56

第3章亞波長光刻的理論與實踐63

3?1引言與成像理論概述63

3?2對100nm節點的挑戰65

3?2?1100nm節點的k因子65

3?2?2重要的工藝波動67

3?2?3低k成像對工藝敏感性的影響70

3?2?4低k成像和聚焦深度的影響71

3?2?5低k成像和曝光容限71

3?2?6低k成像及其對掩膜誤差增強因子的影響72

3?2?7低k成像及其對像差的敏感性73

3?2?8低k成像以及CD變化與條寬的關係74

3?2?9低k成像和拐角處的圓角半徑76

3?3分辨率增強技術：物理78

3?3?1專門的照明模式79

3?3?2光學鄰近修正（OPC）80

3?3?3亞分辨率輔助圖形86

3?3?4交替式相移掩膜88

3?4物理設計風格對RET和OPC複雜性的影響91

3?4?1特定照明條件92

3?4?2二維版圖94

3?4?3交替式相移掩膜98

3?4?4掩膜版成本101

3?5發展前景：未來的光刻技術103

3?5?1發展之路：157nm光刻103

3?5?2進一步演化：浸沒式光刻104

3?5?3巨大突破：EUV光刻106

3?5?4粒子束光刻107

3?5?5直寫式電子束設備108

參考文獻111

第4章混合信號電路設計115

4?1引言115

4?2設計考慮115

4?3器件建模116

4?4無源器件122

4?5設計方法學125

4?5?1工藝測試基準電路126

4?5?2薄氧器件設計126

4?5?3厚氧器件設計127

4?6低壓技術129

4?6?1電流鏡129

4?6?2輸入級131

4?6?3輸出級132

4?6?4帶隙基準132

4?7設計過程133

4?8靜電放電保護135

4?8?1針對多電源情況的考慮136

4?9噪聲隔離137

4?9?1保護環結構137

4?9?2隔離的NMOS器件139

4?9?3外延材料與體硅139

4?10去耦140

4?11主電源線144

4?12集成問題144

4?12?1芯片四角區域的影響145

4?12?2鄰近電路的影響145

4?13總結145

參考文獻146

第5章靜電放電保護設計149

5?1引言149

5?2ESD標準與模型149

5?3ESD保護設計150

5?3?1ESD保護方案150

5?3?2ESD保護器件開啟的一致性152

5?3?3ESD注入與金屬硅化物阻擋153

5?3?4ESD保護指導意見154

5?4針對高速I/O的低電容ESD保護設計154

5?4?1高速I/O或模擬引腳的ESD保護154

5?4?2小電容ESD保護設計156

5?4?3輸入電容的計算159

5?4?4ESD魯棒性160

5?4?5開啟驗證161

5?5混合電壓I/O的ESD保護設計165

5?5?1混合電壓I/O接口165

5?5?2混合電壓I/O接口的ESD問題165

5?5?3混合電壓I/O接口的ESD保護器件167

5?5?4混合電壓I/O接口的ESD保護電路設計170

5?5?5ESD魯棒性172

5?5?6開啟驗證173

5?6用於ESD保護的SCR器件174

5?6?1SCR器件的開啟機制175

5?6?2基於SCR的CMOS片上ESD保護器件176

5?6?3SCR閂鎖工程183

5?7總結185

參考文獻186

第6章輸入/輸出設計193

6?1引言193

6?2I/O標準194

6?3信號傳輸195

6?3?1單端緩衝器195

6?3?2差分緩衝器196

6?4ESD保護199

6?5I/O開關噪聲200

6?6匹配203

6?7阻抗匹配206

6?8前置放大206

6?9均衡化208

6?10總結209

參考文獻210

第7章DRAM212

7?1引言212

7?2DRAM基礎212

7?3電容的縮放215

7?4陣列晶體管的縮放217

7?5讀出放大器的縮放220

7?6總結223

參考文獻223

第8章片上互連的信號完整性問題225

8?1引言225

8?1?1互連的品質因數227

8?2互連參數提取228

8?2?1互連的等效電路表示229

8?2?2RC的提取232

8?2?3電感提取235

8?3信號完整性分析239

8?3?1互連驅動器模型239

8?3?2RC互連分析241

8?3?3RLC互連分析244

8?3?4考慮噪聲耦合效應的時序分析247

8?4信號完整性設計技術249

8?4?1物理設計技術250

8?4?2電路技術254

8?5總結258

參考文獻259

第9章超低功耗電路設計263

9?1引言263

9?2設計階段的低功耗技術264

9?2?1系統級和結構級設計階段的低功耗技術264

9?2?2電路級設計階段的低功耗技術265

9?2?3設計階段的存儲器技術269

9?3運行階段的低功耗技術274

9?3?1運行階段的系統級和結構級低功耗技術274

9?3?2針對運行階段的電路級低功耗技術277

9?3?3針對運行階段的存儲器低功耗技術279

9?4低功耗設計的技術革新283

9?4?1新穎的器件技術283

9?4?2組裝技術革新284

9?5未來超低功耗設計的展望285

9?5?1亞閾區電路工作285

9?5?2容錯設計286

9?5?3異步設計與同步設計286

9?5?4柵感應泄漏抑制方法286

參考文獻287

第10章可製造性設計294

10?1引言294

10?2最優和亞最優版圖對比295

10?3全局布線DFM300

10?4模擬電路的DFM301

10?5一些基本規則303

10?6總結304

參考文獻304

第11章針對波動性的設計305

11?1波動性對未來設計的影響305

11?1?1電路設計中的參數波動305

11?1?2對電路性能的影響307

11?2減輕波動影響的策略309

11?2?1使偏斜最小化的時鐘分布策略309

11?2?2針對波動性的SRAM技術312

11?2?3應對波動性的模擬電路策略321

11?2?4應對波動的數字電路策略329

11?3納米CMOS工藝角建模方法335

11?3?1統計模型的需求335

11?3?2統計模型的使用336

11?4BSIM4模型的新特點340

11?4?1halo/packet注入340

11?4?2柵感應漏極泄漏和柵直接隧穿341

11?4?3建模的挑戰342

11?4?4與建模相關的問題343

11?4?5模型總結343

11?5總結343

參考文獻343

推薦

《納米CMOS電路和物理設計》：國際信息工程先進技術譯叢

作者簡介

作者：（美國）王班（Ban P.Wong） 等 譯者：辛維平 劉偉峰 戴顯英 等

王班（Ban P.Wong），擔任了5年的IEEE國際固態電路會議技術程序委員會委員。並擔任會議的主席、共同主席和小組會議的組織者。他擁有三項授權專利，並率領電路設計團隊開發高性能、低功耗微處理器方法學與實施技術。他目前是NVIDIA公司的高級工程經理。

ANUIRAG MITTAL獲得耶魯大學應用物理博士。他參與了新型嵌入式NVM微處理器和微處理器解決方案的聯合開發，包括世界上第一個與CMOS兼容的實用閃存技術。目前為Virage Logic公司的高級工程師。

YuCAO 獲得加州大學伯克利分校電氣工程博士。現為伯克利無線研究中心的博士後研究人員，2000年被授予IEEE國際固態電路會議的BeatrIce Winner獎。 GREG STARR，獲得亞利桑那州大學電氣工程博士，目前是xilinx公司的高級設計經理。