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《ASIC设计与综合》，副标题：使用Verilog进行RTL设计，[印] 瓦伊巴夫·塔拉特（Vaibbhav Taraate） 著，孙健，魏东 译，出版社： 科学出版社。

科学出版社是中国最大的综合性科技出版机构，由前中国科学院编译局与1930年代创建的有较大影响的龙门联合书局合并而来。科学出版社比邻皇城根遗址公园，是一个历史悠久、力量雄厚，以出版学术书刊为主的开放式出版社。

内容简介

《ASIC设计与综合：使用Verilog进行RTL设计》全面介绍使用Verilog进行RTL设计的ASIC设计流程和综合方法。 《ASIC设计与综合：使用Verilog进行RTL设计》共20章，内容包括ASIC设计流程、时序设计、多时钟域设计、低功耗的设计考虑因素、架构和微架构设计、设计约束和SDC命令、综合和优化技巧、可测试性设计、时序分析、物理设计、典型案例等。《ASIC设计与综合：使用Verilog进行RTL设计》提供了大量的练习题和案例分析，可以帮助读者更好地理解和掌握所学的知识。

目录

第1章概述1

1.1ASIC设计2

1.2ASIC的类型3

1.3抽象层次5

1.4设计实例8

1.5应该知道的内容9

1.6研制过程中的一些重要术语11

1.7总结11

第2章ASIC设计流程.13

2.1ASIC设计流程 14

2.2FPGA设计流程 21

2.3思考实例 22

2.4挑战 .23

2.5总结 .24

第3章设计基础 25

3.1组合逻辑设计 26

3.2逻辑结构理解和使用 27

3.3算术资源和面积 27

3.4数码转换器29

3.5选择器32

3.6级联选择器34

3.7解码器36

3.8.编码器38

3.9优先级编码器39

3.10ASIC设计方法41

3.11练习41

3.12总结42

第4章时序设计 43

4.1时序设计基本元件44

4.2阻塞和非阻塞赋值44

4.3基于锁存器的设计48

4.4基于触发器的设计50

4.5复位方法 52

4.6分频器 .55

4.7同步设计 58

4.8异步设计 59

4.9复杂设计的RTL设计和验证 59

4.10练习60

4.11总结61

第5章重要的设计考虑因素 63

5.1时序参数64

5.2亚稳态65

5.3时钟偏差65

5.4裕量69

5.5时钟延迟 69

5.6设计面积 70

5.7速度要求 70

5.8功耗要求 71

5.9什么是设计约束？72

5.10练习72

5.11总结73

第6章ASIC设计中重要的设计考虑因素75

6.1同步设计中的考虑76

6.2正时钟偏差对速度的影响77

6.3负时钟偏差对速度的影响78

6.4时钟和时钟的网络延迟79

6.5设计中的时序路径80

6.6频率的计算81

6.7片上变化83

6.8练习83

6.9总结84

第7章多时钟域设计85

7.1多时钟域系统设计的基本策略86

7.2多时钟域设计的问题 86

7.3架构设计策略88

7.4控制信号路径和同步 90

7.5多比特数据传输的挑战94

7.6数据路径同步器95

7.7总结98

第8章低功耗的设计考虑因素99

8.1低功耗设计介绍100

8.2功耗的来源101

8.3RTL设计阶段的功耗优化103

8.4降低动态功耗和静态功耗的技巧107

8.5低功耗设计架构和UPF109

8.6总结112

第9章架构和微架构设计113

9.1架构设计114

9.2微架构设计116

9.3在不同设计阶段使用文档116

9.4设计分区117

9.5多时钟域及时钟分组117

9.6架构调整和性能改进118

9.7处理器中微架构的调整策略118

9.8总结122

第10章设计约束和SDC命令123

10.1重要的设计概念125

10.2如何描述约束条件126

10.3设计挑战128

10.4综合过程中使用的重要SDC命令128

10.5约束验证132

10.6用于DRC、功耗和优化的命令133

10.7总结133

第11章通过RTL的微调实现设计的综合与优化135

11.1ASIC综合136

11.2综合指南137

11.3FSM设计与综合138

11.4复杂FSM控制器的策略139

11.5RTL调整如何在综合过程中发挥作用140

11.6使用RTL调整的综合优化技术144

11.7FPGA综合151

11.8总结152

第12.章综合和优化技巧153

12.1.介绍154

12.2使用DC进行综合155

12.3综合与优化流程156

12.4面积优化技术159

12.5设计分区和结构化161

12.6编译策略163

12.7总结164

第13章设计优化和场景165

13.1设计规则约束166

13.2时钟的定义和延迟167

13.3有用的综合和优化的命令169

13.4时序优化和性能改进172

13.5FSM优化 177

13.6解决保持时间违例 178

13.7报告命令 178

13.8多周期路径 181

13.9总结 182

第14章可测试性设计 183

14.1为什么需要DFT？ 184

14.2测试设计中的故障 184

14.3测试185

14.4DFT过程中使用的策略 185

14.5扫描方法 187

14.6扫描链的插入 189

14.7DFT期间的挑战 189

14.8DFT流程和相关的命令 190

14.9避免DRC违例的扫描链插入规则 191

14.10总结 192

第15章时序分析193

15.1概述194

15.2时序路径194

15.3指定时序目标196

15.4时序报告197

15.5解决时序违例的策略199

15.6总结204

第16章物理设计205

16.1物理设计流程206

16.2基础及重要术语207

16.3布局和电源规划208

16.4电源规划209

16.5时钟树综合210

16.6单元放置和布线212

16.7布线213

16.8反.标215

16.9STA和版图数据的签收215

16.10总结215

第17章案例：处理器的ASIC实现217

17.1功能理解218

17.2架构设计中的策略219

17.3微架构的策略221

17.4RTL设计与验证中的策略223

17.5综合过程中使用的示例脚本224

17.6综合问题和修复224

17.7预布局的STA问题225

17.8物理设计问题227

17.9总结227

第18章可编程的ASIC技术229

18.1可编程ASIC230

18.2设计流程231

18.3现代FPGA结构与元件 .232

18.4RTL设计和验证 .235

18.5.FPGA综合238

18.6FPGA的物理设计241

18.7总结244

第19章原型设计245

19.1FPGA原型246

19.2原型设计中的综合策略247

19.3FPGA综合过程中的约束249

19.4重要的考虑和调整251

19.5用于FPGA综合的IOPAD252

19.6原型设计工具253

19.7总结254

第20章案例：IP设计与开发 255

20.1IP设计与开发 256

20.2选择IP时需要考虑的问题 .256

20.3IP设计中有用的策略 257

20.4基于多个FPGA的原型设计 259

20.5H.264编码器IP设计与开发 261

20.6ULSI和ASIC设计264

20.7总结265

附录267附录A268

附录B.270