PoP封裝

PoP層疊封裝技術是將兩個或更多元件，以垂直堆疊或是背部搭載的方式，在底層(基礎)封裝中整合高密度的數位或混合訊號邏輯元件，在頂層(堆疊的)封裝中整合高密度或組合記憶體。POP可允許超過兩個以上的封裝元件垂直堆疊，是一種成本最低的3D封裝解決方案。PoP層疊封裝比傳統並排排列方式占用更少的印刷電路板(PCB)空間並簡化電路板設計，可透過記憶體與邏輯電路的直接連線改善頻率效能表現。

堆疊式封裝層疊PoP
堆疊式封裝層疊PoP照片來自

元器件內芯片的堆疊大部分是採用金線鍵合的方式( Wire Bonding), 堆疊層數可以從2 層到8 層。STMICRO 聲稱迄今厚度達40 微米的芯片可以從兩個堆疊到八個(SRAM, flash, DRAM)，40 微米的芯片堆疊8 個總厚度為1.6mm，堆疊兩個厚度為0.8mm。

器件內置器件(PiP, Package in Package), 封裝內芯片通過金線鍵合堆疊到基板上,同樣的堆疊通過金線再將兩個堆疊之間的基板鍵合,然後整個封裝成一個元件便是PiP(器件內置器件)。PiP 封裝的外形高度較低，可以採用標準的SMT 電路板裝配工藝，單個器件的裝配成本較低。但由於在封裝之前單個芯片不可以單獨測試，所以總成本會高(封裝良率問題)，而且事先需要確定存儲器結構，器件只能由設計服務公司決定，沒有終端使用者選擇的自由。

元件堆疊裝配(PoP, Package on Package), 在底部元器件上面再放置元器件，邏輯+存儲通常為2到4 層，存儲型PoP 可達8 層。外形高度會稍微高些，但是裝配前各個器件可以單獨測試，保障了更高的良品率，總的堆疊裝配成本可降至最低。器件的組合可以由終端使用者自由選擇， 對於3G 移動電話，數碼相機等這是優選裝配方案。

建構和採用PoP的驅動力

既然具有成本效益、微型化的邏輯+記憶體整合是採納PoP的推動力，那麼理解影響尺寸和安裝高度的設計規則就是設計流程中關鍵的第一步。對於新的基頻元件或應用處理器來說，目前的PoP應用代表了技術領先或高性能的行動多媒體產品。針對傳統線打線裝配技術而設計元件採用的是標準精細間距BGA(FBGA)或SCSP封裝，因此需要採用在線打線底層封裝上可堆疊甚薄FBGA的技術來擴大與PoP應用相關的記憶體架構範圍。以橫跨方式安裝的BGA封裝堆疊構造可降低整體堆疊高度，並能充分利用現有的裝配技術和新興的SMT堆疊技術。

在行動電話中使用的第一個PoP是在OEM廠商、邏輯和記憶體供應商的通力合作下開發完成的，它解決了影響高密度邏輯+記憶體整合的複雜技術和邏輯問題。由於OEM廠商的最終產品組件中的封裝堆疊技術成功解決了高密度整合問題，因此PoP可提供最佳的成本，並消除堆疊晶片裝配和測試元件流程中固有的良率下降、測試複雜性和冗餘堆疊問題。由於OEM廠商擁有封裝堆疊製程，而PoP又允許他們目前的邏輯和元件供應商使用其現有的裝配/測試基礎架構和流程，因此OEM廠商可最佳化他們的成本，保證來源的靈活。

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Package On Package (PoP)