ASIC設計與綜合

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《ASIC設計與綜合》，副標題：使用Verilog進行RTL設計，[印] 瓦伊巴夫·塔拉特（Vaibbhav Taraate） 著，孫健，魏東 譯，出版社： 科學出版社。

科學出版社是中國最大的綜合性科技出版機構，由前中國科學院編譯局與1930年代創建的有較大影響的龍門聯合書局合併而來。科學出版社比鄰皇城根遺址公園，是一個歷史悠久、力量雄厚，以出版學術書刊為主的開放式出版社。

目錄

內容簡介

《ASIC設計與綜合：使用Verilog進行RTL設計》全面介紹使用Verilog進行RTL設計的ASIC設計流程和綜合方法。 《ASIC設計與綜合：使用Verilog進行RTL設計》共20章，內容包括ASIC設計流程、時序設計、多時鐘域設計、低功耗的設計考慮因素、架構和微架構設計、設計約束和SDC命令、綜合和優化技巧、可測試性設計、時序分析、物理設計、典型案例等。《ASIC設計與綜合：使用Verilog進行RTL設計》提供了大量的練習題和案例分析，可以幫助讀者更好地理解和掌握所學的知識。

目錄

第1章概述1

1.1ASIC設計2

1.2ASIC的類型3

1.3抽象層次5

1.4設計實例8

1.5應該知道的內容9

1.6研製過程中的一些重要術語11

1.7總結11

第2章ASIC設計流程.13

2.1ASIC設計流程 14

2.2FPGA設計流程 21

2.3思考實例 22

2.4挑戰 .23

2.5總結 .24

第3章設計基礎 25

3.1組合邏輯設計 26

3.2邏輯結構理解和使用 27

3.3算術資源和面積 27

3.4數碼轉換器29

3.5選擇器32

3.6級聯選擇器34

3.7解碼器36

3.8.編碼器38

3.9優先級編碼器39

3.10ASIC設計方法41

3.11練習41

3.12總結42

第4章時序設計 43

4.1時序設計基本元件44

4.2阻塞和非阻塞賦值44

4.3基於鎖存器的設計48

4.4基於觸發器的設計50

4.5復位方法 52

4.6分頻器 .55

4.7同步設計 58

4.8異步設計 59

4.9複雜設計的RTL設計和驗證 59

4.10練習60

4.11總結61

第5章重要的設計考慮因素 63

5.1時序參數64

5.2亞穩態65

5.3時鐘偏差65

5.4裕量69

5.5時鐘延遲 69

5.6設計面積 70

5.7速度要求 70

5.8功耗要求 71

5.9什麼是設計約束？72

5.10練習72

5.11總結73

第6章ASIC設計中重要的設計考慮因素75

6.1同步設計中的考慮76

6.2正時鐘偏差對速度的影響77

6.3負時鐘偏差對速度的影響78

6.4時鐘和時鐘的網絡延遲79

6.5設計中的時序路徑80

6.6頻率的計算81

6.7片上變化83

6.8練習83

6.9總結84

第7章多時鐘域設計85

7.1多時鐘域系統設計的基本策略86

7.2多時鐘域設計的問題 86

7.3架構設計策略88

7.4控制信號路徑和同步 90

7.5多比特數據傳輸的挑戰94

7.6數據路徑同步器95

7.7總結98

第8章低功耗的設計考慮因素99

8.1低功耗設計介紹100

8.2功耗的來源101

8.3RTL設計階段的功耗優化103

8.4降低動態功耗和靜態功耗的技巧107

8.5低功耗設計架構和UPF109

8.6總結112

第9章架構和微架構設計113

9.1架構設計114

9.2微架構設計116

9.3在不同設計階段使用文檔116

9.4設計分區117

9.5多時鐘域及時鐘分組117

9.6架構調整和性能改進118

9.7處理器中微架構的調整策略118

9.8總結122

第10章設計約束和SDC命令123

10.1重要的設計概念125

10.2如何描述約束條件126

10.3設計挑戰128

10.4綜合過程中使用的重要SDC命令128

10.5約束驗證132

10.6用於DRC、功耗和優化的命令133

10.7總結133

第11章通過RTL的微調實現設計的綜合與優化135

11.1ASIC綜合136

11.2綜合指南137

11.3FSM設計與綜合138

11.4複雜FSM控制器的策略139

11.5RTL調整如何在綜合過程中發揮作用140

11.6使用RTL調整的綜合優化技術144

11.7FPGA綜合151

11.8總結152

第12.章綜合和優化技巧153

12.1.介紹154

12.2使用DC進行綜合155

12.3綜合與優化流程156

12.4面積優化技術159

12.5設計分區和結構化161

12.6編譯策略163

12.7總結164

第13章設計優化和場景165

13.1設計規則約束166

13.2時鐘的定義和延遲167

13.3有用的綜合和優化的命令169

13.4時序優化和性能改進172

13.5FSM優化 177

13.6解決保持時間違例 178

13.7報告命令 178

13.8多周期路徑 181

13.9總結 182

第14章可測試性設計 183

14.1為什麼需要DFT？ 184

14.2測試設計中的故障 184

14.3測試185

14.4DFT過程中使用的策略 185

14.5掃描方法 187

14.6掃描鏈的插入 189

14.7DFT期間的挑戰 189

14.8DFT流程和相關的命令 190

14.9避免DRC違例的掃描鏈插入規則 191

14.10總結 192

第15章時序分析193

15.1概述194

15.2時序路徑194

15.3指定時序目標196

15.4時序報告197

15.5解決時序違例的策略199

15.6總結204

第16章物理設計205

16.1物理設計流程206

16.2基礎及重要術語207

16.3布局和電源規劃208

16.4電源規劃209

16.5時鐘樹綜合210

16.6單元放置和布線212

16.7布線213

16.8反.標215

16.9STA和版圖數據的簽收215

16.10總結215

第17章案例：處理器的ASIC實現217

17.1功能理解218

17.2架構設計中的策略219

17.3微架構的策略221

17.4RTL設計與驗證中的策略223

17.5綜合過程中使用的示例腳本224

17.6綜合問題和修復224

17.7預布局的STA問題225

17.8物理設計問題227

17.9總結227

第18章可編程的ASIC技術229

18.1可編程ASIC230

18.2設計流程231

18.3現代FPGA結構與元件 .232

18.4RTL設計和驗證 .235

18.5.FPGA綜合238

18.6FPGA的物理設計241

18.7總結244

第19章原型設計245

19.1FPGA原型246

19.2原型設計中的綜合策略247

19.3FPGA綜合過程中的約束249

19.4重要的考慮和調整251

19.5用於FPGA綜合的IOPAD252

19.6原型設計工具253

19.7總結254

第20章案例：IP設計與開發 255

20.1IP設計與開發 256

20.2選擇IP時需要考慮的問題 .256

20.3IP設計中有用的策略 257

20.4基於多個FPGA的原型設計 259

20.5H.264編碼器IP設計與開發 261

20.6ULSI和ASIC設計264

20.7總結265

附錄267附錄A268

附錄B.270